（原标题：DRAM欧维策略，如何微缩？）
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几十年来，计算架构一直依赖动态随机存取存储器 (DRAM)作为主存储器，为处理单元检索数据和程序代码提供临时存储空间。DRAM 技术凭借其高速运行、高集成度、高性价比和卓越可靠性，在许多电子设备中得到了广泛应用。
DRAM 位单元（即存储一位信息的元件）具有非常基本的结构。它由一个电容器 (1C) 和一个集成在电容器附近的晶体管 (1T) 组成。电容器的作用是存储电荷，而晶体管则用于访问电容器，以便读取存储的电荷量或存储新的电荷。1T-1C 位单元排列成包含字线和位线的阵列，字线连接到晶体管的栅极，栅极控制对电容器的访问。通过位线感测电容器上存储的电荷，可以读取存储器状态。
多年来，存储器社区通过持续的位单元密度扩展，推出了后续几代DRAM 技术。当前的 DRAM 芯片属于“10nm 级”（表示为 D1x、D1y、D1z、D1α……），其中存储器单元阵列中活动区域的半间距范围从 19nm 到 10nm。人工智能驱动下对性能更佳、容量更大的 DRAM 的需求，正推动研发进入 10nm 以后的时代。这需要电容器、存取晶体管和位单元架构的创新。此类创新的例子包括高纵横比柱状电容器、从马鞍形（基于 FinFET）存取晶体管到垂直栅极架构的转变，以及从 6F2到4F2单元设计的过渡（F 是给定技术节点的最小特征尺寸）。
平面1T-1C DRAM芯片内部细节：外围电路
为了实现 DRAM 芯片的全部功能，除了存取晶体管之外，还需要几个其他晶体管。这些额外的晶体管发挥着诸如地址译码器、感测放大器或输出缓冲器等功能。它们被称为DRAM 外围晶体管，传统上制造在 DRAM 存储器阵列区域的旁边。
图 1 – DRAM 芯片内部：基于 1T-1C 的 DRAM 存储器阵列和 DRAM 外围区域。
DRAM 外围晶体管可分为三大类。第一类是常规逻辑晶体管：反复开启和关闭的数字开关。第二类是感测放大器- 模拟类型的晶体管，可感测两个位单元之间的电荷差异。微小的正变化被放大为高电压（代表逻辑 1），微小的负变化被放大为零电压（代表逻辑 0）。然后，这些逻辑值存储在称为行缓冲器的锁存器结构中。感测放大器通常位于靠近存储器阵列的位置，占用 DRAM 芯片的很大一部分区域。第三类是行解码器：将相对较高的偏压（通常约为 3V）传递给存储器元件以支持写入操作的晶体管。
为了跟上存储器阵列节点间改进的步伐， DRAM 外围设备也在面积缩减和性能提升方面不断演进。从长远来看，我们或许可以设想出更具颠覆性的解决方案，打破传统的“2D”DRAM 芯片架构。一种方案是将 DRAM 外围设备制造在单独的晶圆上，然后将其与包含存储器阵列的晶圆键合，这借鉴了 3D NAND 中引入的方法。
面向外围晶体管优化的单一、经济高效且热稳定的技术平台
三组外围晶体管各有其自身的要求。常规逻辑晶体管必须具有良好的短沟道控制、高导通电流(Ion )和低关断电流(Ioff )。由于这些特性，它们与典型片上系统 (SoC) 中的逻辑晶体管最为相似。它们还需要允许多个阈值电压(Vth )以满足不同的设计要求。其他两类晶体管的特性差异较大，在典型的逻辑 SoC 中并不存在。模拟感测放大器需要良好的放大性能，这得益于低阈值电压(Vth )。
此外，由于信号被放大，两个相邻感测放大器之间的失配必须尽可能低。因此，理想的感测放大器是一种具有良好模拟功能的可重复性晶体管。最后，行译码器是一种数字晶体管，与高级逻辑节点相比，它需要非常厚的栅极氧化层来承受更高的偏压。这使得晶体管本质上更可靠，但代价是运行速度较慢。
图2：制造用于DRAM外设应用的晶体管所需的主要步骤欧维策略。需要特定开发的关键模块已用下划线标出
除了这些特定要求外，所有外围晶体管都面临诸多限制。其中一个关键问题是热稳定性。在当前的 DRAM 工艺流程中，DRAM 存储器阵列位于外围，外围晶体管在 DRAM 存储器元件之前制造。因此，外围晶体管在存储电容器、存取晶体管和存储器后端生产线的制造过程中需要经过多次热处理。因此，外围晶体管必须能够承受长达数小时高达 550°C-600°C 的“DRAM 存储器退火”温度。
其次，必须保持 DRAM 芯片的成本效益，从而推动集成选择朝着比逻辑流程通常使用的更简单的工艺解决方案的方向发展。为了降低成本，存储器行业也倾向于为各种外围晶体管采用单一技术平台，尽管它们的需求各不相同。此外，对低漏电和低功耗的要求也更为严格，这有利于多种 DRAM 用例，尤其是移动用例。
所有这些规范的组合使得直接复制标准逻辑工艺流程变得不可能。它需要优化特定的模块，包括晶体管的栅极堆叠、源极/漏极结和源极/漏极金属接触。
最先进的 DRAM 外围设备：从基于 SiON 的栅极堆叠到高 k/金属栅极
直到 2018 年，DRAM 外围晶体管主要采用平面逻辑 MOSFET 技术制造，其栅极为多晶硅/二氧化硅 (poly-Si/SiO2 )或多晶硅/硅氧化物 (poly-Si/SiON) 栅极。为了维持 DRAM 的每比特成本趋势线，这些技术不如用于高性能逻辑的晶体管先进。然而，为了跟上后续 DRAM 存储器性能提升的步伐，外围技术必须得到改进。最明显的候选方案是转向采用高 k/金属栅极堆叠的平面晶体管架构——早在 2007 年，逻辑技术的量产就已发生转变。
自2007年左右以来，imec与其合作伙伴积极探索与DRAM兼容的高k/金属栅极晶体管，并向存储器行业提出了多种材料和集成方案。如今，几乎所有内置DRAM存储器的设备都采用了带有高k/金属栅极的平面外围晶体管技术，imec已在该技术上领先超过15年。以下是对一些拟议的材料、模块和集成方案的概述，这些方案的制造复杂性和性能水平各不相同。
一、高k/金属栅极集成：热稳定的先栅极和后栅极集成流程
imec演示的可能早期推广的解决方案之一是基于“先栅极”集成方法，即在高温源漏结活化退火之前沉积金属栅极。nMOS 和 pMOS 的栅极堆叠可以通过使用不同的功函数金属和层厚度（例如，n 型采用 TiN/Mg/TiN，p 型采用 TiN）分别进行优化。
关键参数之一是获得一个有效功函数，该功函数对于 nMOS 来说足够低，对于 pMOS 来说足够高，以确保良好的 I on / I off比。研究人员通过掺杂栅极堆叠（p 和 nMOS 采用不同的掺杂剂）实现了这一目标，这使得阈值电压得以改变。掺杂材料的选择及其集成也为改善栅极堆叠的热稳定性和实现 DRAM 芯片所需的不同 V th提供了途径。此外，通过采用比面向逻辑的解决方案更厚的栅极堆叠，满足了 DRAM 对低栅极漏电的特定要求。
图 3 – 平面高 k/金属栅极外围晶体管的先栅极集成方法中关键制造步骤草图
imec还成功演示了一种热性能改进的后栅极集成方法，也称为替代金属栅极 (RMG) 流程。在后栅极流程中，会沉积一个覆盖多晶硅的虚拟栅极，并使其保持原位，直至进行结激活退火。之后，再用目标金属栅极替换虚拟多晶硅。
二、优化源极/漏极结
源极/漏极结对于确保MOSFET晶体管的功能至关重要。它们是通过在源极/漏极区域创建掺杂梯度而形成的。随着导电沟道长度的不断缩短，超浅结对于确保沟道良好的静电控制至关重要。然而，对于外围晶体管， DRAM存储器退火过程中的热处理会引发不必要的掺杂扩散，需要更复杂的工艺流程来维持掺杂梯度。这个问题可以通过改变结注入方案来解决，例如使用预非晶化注入和结共注入。Imec展示了几组优化的结，适用于各种阈值电压目标。
三、热稳定的硅化物工艺欧维策略
所有晶体管面临的一个普遍挑战是尽可能降低源极/漏极接触电阻。源极/漏极接触的形成是通过将金属与源极/漏极区域接触，在界面处形成肖特基势垒。为了确保低电阻，通常采用两种技术：(1) 对源极/漏极区域进行重掺杂；(2) 对源极/漏极区域进行完全硅化——硅化物是通过接触金属与掺杂的硅发生反应形成的。然而，传统上用于逻辑器件的 Ni(Pt) 硅化物无法承受与 DRAM 相关的退火温度。Imec 提出了一种基于 NiPt 的热稳定硅化物模块，该模块具有低接触电阻，通过实施额外的注入和退火步骤来稳定硅化物。
下一代：基于热稳定 FinFET 的外围平台，可提高功率、性能和面积
汽车、人工智能和机器学习等应用对 DRAM 存储器的要求越来越严格，从而推动了对更快、更可靠、更节能的外围晶体管的需求。一种选择是追溯“逻辑”的路径，从平面高 k/金属栅极晶体管转向 FinFET。早在 2011 年，在研发工作清楚展示了鳍状导电通道晶体管的卓越性能后，逻辑路线图就进行了这一转变：改进的 I on /I off、更好的短通道控制、在减小的占用空间下更高的驱动电流（由于通道的有效宽度更大）和更低的功耗——同时控制成本。最重要的是，使用高层鳍片可以减少阈值电压失配，这对 DRAM 感测放大器尤其有利。
与平面版本一样，DRAM 的特定要求不允许照搬为常规逻辑开发的 FinFET 工艺流程。为此，imec 开发了一个基于 FinFET 的热稳定外围技术平台，并集成了针对 DRAM 优化的模块。业界已向其下一代 DRAM 产品提出了多种具有不同性能成本权衡的方案。
一、热稳定的先栅极和后栅极 FinFET 集成流程
2021 年，imec 报告了首次实验演示了一种用于 FinFET 的热稳健集成流程，该流程使用优化的先栅极方法实现高 k/金属栅极堆叠。与传统的先栅极方法相比，改进的流程为 n 型和 pMOS 实现了具有相同厚度和相同功函数金属的栅极堆叠。然后将所谓的 V th移位器材料扩散到高 k 电介质中，以调整 n 型和 pMOS 器件的有效功函数。这种改进的先栅极方法降低了栅极不对称性并提高了流程的热稳定性。通过使用此流程，研究人员展示了相对于平面高 k/金属栅极对应物改进的 I on /I off和短沟道控制。这些指标在DRAM 专用退火后没有下降。还开发了具有更高鳍片（高达 80 纳米）的工艺，并改善了阈值电压失配和面积增益。
图 4 – 高 k/金属栅极鳍片制造示例。图中显示了 40nm、65nm 和 ~80nm 高鳍片的 TEM 横截面
先栅极集成方法的一个缺点是阈值电压相对较高，这源于结激活期间高温退火对栅极堆叠的影响。这个问题可以通过后栅极（或RMG）集成方法来解决，但这种方法需要额外的工艺步骤。在2022年的IEDM上，imec展示了一种热稳定的FinFET后栅极工艺流程。
图 5 – 针对热稳定 FinFET 提出的后栅极工艺流程选择相关工艺步骤
优化的热稳定后栅极 FinFET 流程，采用 Mo 基功函数金属用于 pMOS
后栅极流程的典型特征是 nMOS 和 pMOS 器件使用不同的功函数金属。在 2024 年的 VLSI 大会上，imec 展示了在 pMOS 中使用新型 Mo 基功函数金属（而非传统的 TiN 基方法）所带来的性能优势。新的栅极堆叠模块已成功集成到后栅极 FinFET 流程中，并被证明具有热稳定性。集成了 Mo 基 p 功函数金属的 DRAM 兼容流程为 pMOS 器件提供了足够低的 Ioff电流和低阈值电压 (0.12V)。FinFET 还以热稳定的平面高 k/金属栅极为参考进行了基准测试，结果表明，在相同的 Si 占用空间下，Ion （在目标 Ioff 时）高出三倍。这些结果使热稳定的后栅极 FinFET 流程成为10nm 以下 DRAM 外围逻辑的宝贵候选方案。
图 6 – (左和中) 环形振荡器上鳍片的 STEM 图像和 (右) 栅极上的元素映射 (EDS)，显示了 Mo 基 p 功函数金属堆栈的 CMOS 图案化和良好的共形性
热稳定的铌基金属触点，接触电阻低
在早期基于平面高k/金属栅极的外围晶体管研究中，imec的研究人员通过改善掺杂分布和添加预非晶化注入来降低源漏接触电阻。在2024年的IEDM上，imec引入了一种不同的方法：用Nb取代pMOS器件的传统Ti接触金属。首次展示了基于Nb的接触模块的热稳定性。此外，当集成到后栅极FinFET平台时，还观察到了卓越的性能：创纪录的低接触电阻、更低的总寄生电阻以及更高的Ion。
图 7 – DRAM 退火前后 Ti 基和 Nb 基接触模块（不同厚度）的接触电阻率比较
从长远来看，我们设想将出现更多颠覆性的概念，以延续 DRAM 的微缩之路。其中之一就是在单独的晶圆上构建外围电路，并使用先进的晶圆键合技术将其与存储器阵列集成。虽然这种方法需要额外的工艺步骤，但真正的好处是降低了对热稳定性的要求，因为外围电路现在与存储器阵列分开制造。
https://www.imec-int.com/en/articles/technology-platform-thermally-stable-dram-peripheral-transistors
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